1.
|
|
Challenges in scaling of CMOS devices towards 65 nm node, Journal of Telecommunications and Information Technology, 2005, nr 1 - Augendre, Emmanuel
|
[■■■■■]
|
|
Trafność:
|
100%
|
Słowa kluczowe: |
CMOS devices , device integration , gate dielectrics , gate patterning , gate stack , lithography , shallow junctions , silicide , silicon recess |
Znajdź obiekty podobne do tego
|
|
2.
|
|
2005, nr 2, JTIT - artykuły
|
[■■■■■]
|
|
|
3.
|
|
2005, nr 3, JTIT - artykuły
|
[■■■■■]
|
|
|
4.
|
|
2005, nr 1, JTIT - artykuły
|
[■■■■■]
|
|
|
5.
|
|
2005, nr 4, JTIT - artykuły
|
[■■■■■]
|
|
|
6.
|
|
2014, nr 1, JTIT - artykuły
|
[■■■■■]
|
|
|
7.
|
|
2014, nr 2, JTIT - artykuły
|
[■■■■■]
|
|
|
8.
|
|
2000, nr 3-4, JTIT - artykuły
|
[■■■■■]
|
|
|
9.
|
|
Telekomunikacja i Techniki Informacyjne, 2005, nr 3-4 - artykuły
|
[■■■■■]
|
|
|
10.
|
|
Telekomunikacja i Techniki Informacyjne, 2005, nr 1-2 - artykuły
|
[■■■■■]
|
|
|